licznik - dziś 268 | miesięcznie: 4534 | ogólnie: 5101486
Menu
Aktualności
Wydawnictwo PAK
Kwartalnik MAM
Książki PAK
Konferencje PAK
Kalendarz imprez
Polityka prywatności
Kontakt
Wyszukiwarka
Artykuły
Cytowania
Konferencje
Aktualny numer kwartalnika MAM
Najnowsza książka Wydawnictwa PAK
Nowe książki Wydawnictwa PAK

 

Artykuł
PAK 2009 nr 08, s. 645-647
Środowisko do symulacji błędów w układach FPGA (K Pisaniec, P Gawkowski)
Fault Injection Framework for FPGA Devices
Streszczenie (PL)
Z racji znacznego stopnia integracji współczesnych układów VLSI możliwości ich diagnostyki za pomocą tradycyjnych narzędzi są bardzo ograniczone. Wstrzykiwanie błędów umożliwia kompleksowe testowanie systemów komputerowych metodą symulacyjną. W artykule przedstawiono narzędzie automatyzujące symulowanie błędów w układach FPGA. Środowisko umożliwia eksperymentalną ocenę wiarygodności układów, pozwala obserwować i zaburzać sygnały z poziomu mikroarchitektury układu czy bloku sterowania. Badany układ w trakcie testu pracuje z pełną prędkością, co pozwala zminimalizować czas testowania.
Abstract (EN)
The paper presents JiTO – a new fault injection framework for dependability evaluation of FPGA-based systems modeled in HDL. JiTO consists of PC/Windows application and JFIM – hardware diagnostic block designed in VHDL (Fig. 1). JFIM implements and extends IEEE1149.1-1990 (JTAG) by new mechanisms of hardware breakpoints, internal signals acquisition, support for emulation of external devices, and fault injection (Figs. 1 and 2). It is FPGA-vendor independent. The target device in HDL has to be instrumented with JFIM – highly configurable architecture enables access to any location in a target device and many types of experiments. The device under test operates at normal clock frequency, which ensures high efficiency of the testing process. The whole experiment consists of 3 phases (Fig. 3). The first one is the experiment configuration: selection of state probes, workload for device, definition of test scenario for external interfaces of the target device, workload result definition, and definition of faults. The second phase is collecting probed states of device internal signals during undisturbed, referenced workload execution. The last phase is a series of executions with faults injected (at full device clock speed) – JiTO conducts them automatically, collects selected signal states after fault injection for further analysis and automatically classifies the fault impact on the examined system. Section 5 presents preliminary results of JiTO usage with some benchmarking applications on 8051 microcontroller implementation from Oregano Systems [7] (Tab. 1 and Fig. 4).
Aktualności branżowe
Sklep internetowy
Czasopismo
Książki
Artykuły
Regulamin sklepu
kategorie
Koszyk
Zobacz [0]
Moje konto
Rejestracja
Wyszukiwanie produktów
Szukaj w sklepie
Zaloguj
Przypomnij hasło
Newsletter (Subskrypcja)
Niepewność wyników pomiarów
 
 
Wortal branżowy:
© netkoncept.com
Na górę strony.
Ostatnia modyfikacja: 08-10-2019 08:02:11